Схе́ма уско́ренного перено́са — комбинационная логическая схема, входит в арифметико-логическое устройство большинства современных ЭВМ микропроцессоров и микроконтроллеров.
Предназначена для параллельного формирования битов переноса при сложении двоичных чисел в сумматоре. Обычно строится каскадным способом, состоит из нескольких схем ускоренного переноса меньшей разрядности, обычно равной натуральной степени числа 2, но существуют и однокаскадные схемы ускоренного переноса, формирующие сигналы переноса для всех битов слова одновременно.
Преимущество этой схемы в сравнении с последовательным соединением двоичных сумматоров — существенное ускорение арифметических операций. Недостаток — используется большее количество логических элементов.
Принцип работы
Термины: Carry Lookahead Unit (CLU) — схема ускоренного переноса. Carry Look-ahead Adder (CLA) — схема сумматора с ускоренным переносом. Group propagate (PG) — групповой сигнал распространения переноса. Group generate (GG) — групповой сигнал генерации переноса.
При использовании схемы ускоренного переноса (LCU) каждый одинарный разряд сумматора вырабатывает сигнал генерации переноса () и сигнал распространения переноса ().
4-битная схема
Одинарные разряды сумматора объединяются в группы по четыре одинарных разряда в каждой группе. Схема ускоренного переноса вырабатывает сигналы переноса групповой сигнал генерации переноса (GG) и групповой сигнал распространения переноса (PG).
Выведем схему ускоренного переноса. Условимся точкой () обозначать логическое И (AND), знаком сложения (+) — логическое ИЛИ (OR), символом — сложение по модулю 2 ИСКЛЮЧАЮЩЕЕ ИЛИ (XOR).
Выражение переноса полного двоичного сумматора записывается в виде:
Вынесем за скобки:
Таблица истинности этого выражения эквивалентна следующему:
Последнее выражение удобно для построения полного суммирующего элемента, так как переиспользуется операция , необходимая для вычисления суммы. Исходное удобно для построения отдельной схемы с ускоренным переносом, так как логическое или проще в реализации чем исключающее или.
Для удобства записи сделаем замену ; либо :
Распишем выражения переноса для первых четырёх разрядов:
Подставим в , в , в :
Групповой сигнал генерации переноса и групповой сигнал распространения переноса формируются следующим образом:
4-битная схема ускоренного переноса выпускается в интегральном исполнении, например: SN74182 (ТТЛ), MC10179 (ЭСЛ) и MC14582, 564ИП4Справочник по низкочастотным цифровым КМОП микросхемам. ИП4 — схема ускоренного переноса 564ИП4 = MC14582A http://www.rlocman.ru/comp/koz/cd/cdh39.htm (выполненная по технологии КМОП).
16-битная схема 16-разрядный сумматор может быть создан путём объединения четырёх 4-битных сумматоров с четырьмя схемами ускоренного переноса (4-bit CLA Adder), дополненных пятой схемой ускоренного переноса, которая используется для обработки групповых сигналов генерации переноса — GG и распространения переноса — PG.
Принимаемые на входе сигналы распространения переноса () и генерируемые каждой их четырёх схем сигналы (GG). Затем, схема ускоренного переноса генерирует соответствующие сигналы.
Предположим, что это сигналы PG и это GG из iй, то выходные биты устанавливаются следующим образом:
Подставляя сперва в , затем в , затем в получаем следующее выражение:
соответственно генерирует бит переноса на вход второй схемы; на вход третьей; на вход четвёртой; и генерирует бит переполнения.
Кроме того, можно указать сигналы распространения переноса и генерации переноса для схемы ускоренного переноса:
64-битная схема Объединив четыре схемы сумматора и схему ускоренного переноса вместе, получим 16-битный сумматор. Четыре таких блока могут быть объединены в 64-разрядный сумматор. Дополнительные схемы ускоренного переноса (второго уровня) необходимы, чтобы принимать сигналы распространения переноса () и сигналы генерации переноса() от каждой схемы сумматора.
Достоинства и недостатки Достоинства: Высокая скорость работы. Недостатки: Бо́льшие затраты оборудования
Схемы формирования параллельного переноса имеют существенное преимущество в скорости перед схемами последовательного переноса.
См. также
Сумматор
Литература
Ссылки
Источники Воробьев Н. Сумматоры. Определения, классификация, уравнения, структуры и применение. Часть 2 Сумматоры. Повышение быстродействия параллельных сумматоров. Принцип построения БУП (блок ускоренного переноса). Цифровая электроника. Курс лекций. Тема 4. Комбинационные цифровые устройства. 4-3. Сумматоры. Сумматор с ускоренным переносом. Дискретная математика: Алгоритмы. Многоразрядный сумматор. Сумматоры. Комбинационный сумматор с параллельным переносом.
Категория:Компьютерная арифметика Категория:Сумматоры